为满足能谱分析中多道脉冲幅度分析器A/D转换的要求，设计了一种高速脉冲峰值保持电路。以高速电压比较器LM311、采样/保持芯片LF398作为主要器件，具有幅度判别、波形采样、峰值保持、电荷泄放等功能，结构简单，易于调试。实验表明：对于高速脉冲信号，该电路可以较好地甄别峰值并保持，性能可靠，响应速度快，误差小于1%。
上传时间： 2013-11-17
上传用户：saharawalker
％直接型到并联型的转换 ％ ％[C,B,A]=dir2par(b,a) ％C为当b的长度大于a时的多项式部分 ％B为包含各bk的K乘2维实系数矩阵 ％A为包含各ak的K乘3维实系数矩阵 ％b为直接型分子多项式系数 ％a为直接型分母多项式系数 ％
上传时间： 2014-01-20
上传用户：lizhen9880
直接型到级联型的形式转换 ％ [b0,B,A]=dir2cas(b,a) ％b 为直接型的分子多项式系数 ％a 为直接型的分母多项式系数 ％b0为增益系数 ％B 为包含各bk的K乘3维实系数矩阵 ％A 为包含各ak的K乘3维实系数矩阵 ％
上传时间： 2013-12-30
上传用户：agent
B树及其B+树的实现代码，支持模版（数据类型，M值）
上传时间： 2016-02-22
上传用户：jhksyghr
Description Calculate a+b Input Two integer a,b (0<=a,b<=101000) Output Output a + b Sample Input 5 7 Sample Output 12
标签： Description Calculate integer 101000
上传时间： 2014-01-25
上传用户：tonyshao
Prentice Hall 出版的整合linux和windows <b>英文原版<b> 另本人有大量电子书，O Reilly的最多 有需要的朋友在我的个人空间上给我留言
标签： Prentice windows linux Hall
上传时间： 2014-01-22
上传用户：JIUSHICHEN
欧几里德算法：辗转求余 原理: gcd(a,b)=gcd(b,a mod b) 当b为0时,两数的最大公约数即为a getchar()会接受前一个scanf的回车符
上传时间： 2014-01-10
上传用户：2467478207
//9488定时器B功能测试 9488定时器B功能测试B:DAMI调试通过: 9488 8位定时器B的使用 有关的I/O为三个:TBPWM(输出)(P1.0) 模式有:间隔定时功能,PWM模式 有定时中断:定时器B溢出中断
上传时间： 2017-06-01
上传用户：ryb
New-尚未归类-412册-8.64G 日本电子电路精选设计大全-484页-7.1M.pdf。日本电子电路精选设计大全 (最新电路)日本电子电路精选:低频小信号放大电路，测量用小信号放大电路，低频功率放大电路，高速宽带放大器，信号的切换/隔离/衷减电路，比较器/峰值检测器/取样保持电路等内容。
上传时间： 2013-04-24
上传用户：cc1
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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